Virtex-6 FPGA连接功能套件TRD – 32位操作系统上的PlanAhead流程无法满足时序要求

描述

32位操作系统（Windows和Linux）上的PlanAhead流程不符合tcl脚本中设置的成本表的时间。

解

对于x4gen2：

打开v6_pcie_10Gdma_ddr3_xaui_axi / design / implement / planahead_flow_x4gen2目录中提供的tcl文件planahead_flow_x4gen2.tcl。

将以下行中的成本表从3更改为10：

config_run -run impl_1 -program map -option -t -value 3
config_run -run impl_1 -program par -option -t -value 3

对于x8gen1：

打开v6_pcie_10Gdma_ddr3_xaui_axi / design / implement / planahead_flow_x8gen1目录中提供的tcl文件planahead_flow_x8gen1.tcl。

将以下行中的成本表从3更改为6：

config_run -run impl_1 -program map -option -t -value 3
config_run -run impl_1 -program par -option -t -value 3