FIFO Generator v8.2 – ISE Design Suite 13.2的发行说明和已知问题

描述

本发行说明和已知问题答复记录适用于13.2 ISE Design Suite软件中发布的FIFO Generator v8.2 Core，包含以下信息：

• 一般信息
• 新功能
• Bug修复
• 已知的问题
• 技术支持

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“ IP版本说明指南” （XTP025）：
http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf 。

解

一般信息

有关此核心的IP安装说明的最新更新，请访问：
http://www.xilinx.com/ipcenter/coregen/ip_update_install_instructions.htm 。

有关系统要求，请访问：
http://www.xilinx.com/ipcenter/coregen/ip_update_system_requirements.htm 。

该文件包含Xilinx LogiCORE IP FIFO Generator v8.2解决方案的发行说明。有关最新的核心更新，请参阅产品页面： http ： //www.xilinx.com/products/ipcenter/FIFO_Generator.htm 。

v8.2中的新功能

• ISE 13.2软件支持
• Kintex-7L，Virtex-7L，Artix-7和Zynq器件支持

v8.2中的错误修复

在v8.2中解决了以下问题：

• FIFO生成器核心和AXI流模式中的行为模型在复位期间接受数据（s_aresetn为低）。

v8.2中的已知问题

以下是v8.2的已知问题：

• 在FIFO生成器GUI中，将XCO文件（独立时钟，分布式存储器配置）导入Virtex-4 CORE Generator项目后，如果FIFO类型更改为第1页上的“独立时钟，内置FIFO”，第2页没有正确地提供读时钟频率和写时钟频率选项。
• 写响应和读数据通道的M_ACLK映射不正确。 M_ACLK映射到读取端而不是写入（CR617397）。

技术支持

要获得技术支持，请创建WebCase 。问题将发送给使用此产品的专业团队。

Xilinx根据核心文档中描述的指南使用时，为使用本产品提供技术支持，并且不能保证本产品的时序，功能或支持不适用于不遵循指定准则的设计。