用于PCI Express的AXI桥 – 使用axi_aclk_out时钟时无法确定AXI互连频率

描述

发现版本 ：1.00.a
已解决的版本和其他已知问题 ：请参阅（Xilinx答复44969）

当axi_aclk_out时钟为互连计时时，互连频率可能会发出以下列出的以下警告或信息消息之一：

信息：EDK：740 – 无法确定与端口关联的输入时钟：axi_pcie_0：axi_aclk_out。不会在此内核和与其连接的内核上执行时钟DRC。

信息：EDK：1039 – 未更新参数的值：axi_pcie_0：C_AXI_ACLK_FREQ_HZ。顶级频率无法传播到此IP。请确保您已指定顶级时钟端口的频率，并且时钟已正确连接。

警告：EDK：3712 – IPNAME：axi_interconnect，INSTANCE：axi_interconnect_0 – 无法确定互连时钟端口的频率。设计中的所有IP将被视为与互连异步。这将导致更多的资源使用。您可以通过在互连时钟所连接的端口上指定时钟频率来避免这种情况。

注意 ：“找到的版本”列列出了首次发现问题的版本。问题可能也存在于早期版本中，但尚未执行特定测试来验证早期版本。

解

这是由两个已知问题组合引起的AXI Bridge for PCI Express的一个已知问题：

• util_ds_buf不会将参考频率信息传播到网桥的refclk端口。这仍然是一个已知的限制，由于util_ds_buf pcore的限制，因此不打算修复。因此，步骤＃1仍需要实施。
• axi_out_clk在MPD中不包含正确的CLK_FACTOR。此问题已根据（Xilinx答复44969）修复

若要解决此问题，请按照下列步骤操作：

1. 将util_ds_buf置于本地并修改MPD，如下所示：

   端口IBUF_DS_P =“”，DIR = I，VEC = [0：（C_SIZE-1）]，SIGIS = CLK
   端口IBUF_DS_N =“”，DIR = I，VEC = [0：（C_SIZE-1）]，SIGIS = CLK
   端口IBUF_OUT =“”，DIR = O，VEC = [0：（C_SIZE-1）]，SIGIS = CLK，CLK_INPORT = IBUF_DS_P

2. 将axi_pcie置于本地并修改位于数据中的MPD和Tcl文件
   • 对于MPD文件，添加一个名为的新参数：

     PARAMETER REF_CLK_FREQ_HZ = 100000000，DT = REAL，TYPE = NON_HDL，IPLEVEL_UPDATE_VALUE_PROC = update_aclk_out

     另外，修改其中一个axi_aclk_out端口，如下所示：

     端口axi_aclk_out =“”，DIR = O，SIGIS = CLK，BUS = M_AXI：S_AXI，CLK_INPORT = REFCLK，CLK_FACTOR = 1.0 * C_AXI_ACLK_FREQ_HZ /（1.0 * REF_CLK_FREQ_HZ）

   • 对于Tcl文件，添加以下内容：

     proc update_aclk_out {param_handle} {
     设置mhsinst [xget_hw_parent_handle $ param_handle]

     set ref_clk_freq [xget_hw_parameter_value $ mhsinst“C_REF_CLK_FREQ”]
     if {$ ref_clk_freq == 0} {
     设置ref_clk_freq_hz 100000000
     } elseif {$ ref_clk_freq == 1} {
     设置ref_clk_freq_hz 125000000
     } elseif {$ ref_clk_freq == 2} {
     设置ref_clk_freq_hz 250000000
     } else {
     设置ref_clk_freq_hz 100000000
     }
     返回$ ref_clk_freq_hz
     }

修订记录
04/07/2012 – 有关修复内容的其他信息
02/02/2011 – 修正了一个错字
11/21/2011 – 初始版本