LogiCORE IP DSP48宏v2.1  –  ISE Design Suite 13.1的发行说明和已知问题-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE IP DSP48宏v2.1 – ISE Design Suite 13.1的发行说明和已知问题

描述

本答复记录包含CORE Generator LogiCORE IP DSP48 Macro v2.1的发行说明和已知问题列表。针对每个版本的核心列出以下信息:

  • 一般信息
  • 新功能
  • Bug修复
  • 已知的问题
  • 技术支持

有关最新的核心更新,请参阅LogiCORE IP DSP48 Macro v2.1的产品页面:
http://www.xilinx.com/products/ipcenter/DSP48_macro.htm

有关安装说明,一般CORE Generator已知问题和设计工具要求,请参阅“IP版本说明指南”:
http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

一般信息

有关此版本的安装说明:
http://www.xilinx.com/ipcenter/coregen/ip_update_install_instructions.htm

对于系统要求:
http://www.xilinx.com/ipcenter/coregen/ip_update_system_requirements.htm

v2.1中的新功能

  • ISE 13.1软件支持
  • Kintex-7和Virtex-7器件支持
  • 可选的独立时钟启用和重置每个数据和控制路径

v2.1中的错误修复

  • N / A

v2.1中的已知问题

  • N / A

技术支持

要获得技术支持,请创建WebCase ;问题将发送给使用此产品的专业团队。

Xilinx根据核心文档中描述的准则使用时,为使用本产品提供技术支持,并且不能保证本产品的时序,功能或支持不适用于不符合指定准则的设计。

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