SPI-4.2 v10.4 – ISE Design Suite 13.1的发行说明和已知问题

描述

本发行说明和已知问题答复记录适用于SPI-4.2（POS-PHY L4）v10.4内核（在ISE Design Suite 13.1中发布），包含以下信息：

• 新功能
• 支持的器件
• 已解决的问题
• 一般信息
• 已知的问题

有关安装说明，一般CORE Generator软件已知问题和设计工具要求，请参阅“IP版本说明指南”：
http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

解

新功能

• ISE 13.1软件支持

支持的器件

• Virtex-4，Virtex-5，Virtex-6，Virtex-6L

已解决的问题

• 错误：ConstraintSystem：在ISE 13.1中的SPI-4.2 v10.3示例设计上运行NGDBuild时收到58
  • CR 586622
• 错误：NgdBuild：在ISE 13.1中实现针对Virtex-4的Verilog设计时收到488
  • CR 585289
• （Xilinx答复35270） – SPI-4.2和SPI-4.2 Lite – 文档没有描述写入部分信用时的行为
• （Xilinx答复41710） – SPI-4.2 v10.3及更早版本 – 使用“Sink DPA时钟调整”并针对Virtex-6 FPGA时，动态相位校准可能会失败

一般信息

• （Xilinx答复37917） LogiCORE IP SPI-4.2 – 源参考时钟（SysClk）的输入时钟要求
• Virtex-6 Source核心的性能如下：

• （Xilinx答复32917） Virtex-6 FPGA更改为UCF中IODELAYE1元件的HIGH_PERFORMANCE_MODE属性
• 如果在单个器件中使用多个SPI-4.2内核，则必须为每个实例生成具有唯一组件名称的内核。请参阅“ SPI-4.2用户指南”的“特殊设计注意事项”一章下的“多核实例化”部分。
• （Xilinx答复15500）如何编辑SPI-4.2（PL4）UCF文件，以便TSClk在DCM中倾斜180度？
• （Xilinx答复20017） SPI-4.2内核支持哪些I / O标准？
• （Xilinx答复32942）在线更改静态配置信号
• Virtex-6器件不支持全局时钟模式的接收器DPA时钟调整选项

已知的问题

• （Xilinx答复40823） – SPI-4.2 – 更新了Sink Core性能和MMCM设置，以便在Virtex-6器件上使用全局时钟
• （Xilinx答复41130） – SPI-4.2 – 更新了源核心MMCM设置，以便在Virtex-6器件上使用1G全局时钟
• （Xilinx答复39106） – SPI-4.2 Spartan-6器件支持已被删除
• （Xilinx答复40178） – SPI-4.2 v10.4和v11.1 – DPA诊断端口SnkDPARamValid未针对Virtex-6，Virtex-7和Kintex-7器件正确断言
• （Xilinx答复40829） – 使用Synplify并针对Virtex-6器件时出现的SPI-4.2 v10.4 – “错误：NgdBuild：604 ……”
• （Xilinx答复41711） – SPI-4.2 v10.4和v11.1 – 使用“Sink DPA时钟调整”并针对Virtex-6 FPGA时，动态相位校准可能会失败

制约因素和实施问题

• （Xilinx答复20000） – 通过NGDBuild实现SPI-4.2设计时，会出现几条“警告”和“INFO”消息
• （Xilinx答复21439） – 通过MAP实现SPI-4.2设计时，会出现几条“警告”和“INFO”消息
• （Xilinx答复21320） – 通过PAR实现SPI-4.2设计时，会出现几条“警告”和“INFO”消息
• （Xilinx答复21363） – PAR在我的设计中放置组件或完全布线SPI4.2设计时遇到问题
• （Xilinx答复20280） – 当SPI-4.2 FIFO状态信号的I / O标准设置为LVTTL I / O时，PAR中发生放置失败
• （Xilinx答复20040） – 时序分析器（TRCE）报告“0项分析”
• （Xilinx答复20319） – 运行实现时，LVCMOS的未定义I / O（单端）默认值会导致NGDBuild中出现警告

一般仿真问题

• （Xilinx答复24026） – 当我在SPI-4.2设计上运行仿真时，在PhaseAlignRequest之后，Locked_RDClk（来自RDClk DCM）可能会被取消断言
• （Xilinx答复21319） – 当我在SPI-4.2设计实例上运行时序仿真时，报告了几条“TDat Error：Data Mismatch”消息
• （Xilinx答复21321） – 时序仿真错误：＃**错误：* / X_ISERDES设置D对CLK的低位违反;
• （Xilinx答复21322） – 当我在SPI4.2设计上运行时序仿真时，会发生几次SETUP，HOLD和RECOVERY违规
• （Xilinx答复20030） – 当我仿真SPI-4.2设计时，仿真开始时会出现多条警告信息
• （Xilinx答复15578） – 当我使用NC-Verilog（由Cadence）或VCS（由Synopsys）仿真SPI-4.2（PL4）内核时，会出现异常和不一致的行为