SPI-4.2 v11.1 – 7系列时序仿真可能会报告设计中各个模块的HOLD违规Altera_wiki6年前发布70该帖子内容已隐藏，请登录后查看登录后继续查看登录注册FPGAFPGA-CPLDIPSoCsxilinx赛灵思
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