FIR编译器v6.1,System Generator 12.4  – 当ratetype = fixed_fractional时,硬件过采样格式始终设置为“采样周期”模式-Altera-Intel社区-FPGA CPLD-ChipDebug

FIR编译器v6.1,System Generator 12.4 – 当ratetype = fixed_fractional时,硬件过采样格式始终设置为“采样周期”模式

描述

当FIR Compiler v6.1块用于ratetype = fixed_fractional的System Generator设计时,抽取和插值都会强制硬件过采样格式为“采样周期”模式。

FIR编译器有几种ratetype选项,用户通常可以从Block GUI中选择。当FIR Compiler v6.1块用于ratetype = fixed_fractional的System Generator设计时,抽取和插值都会强制硬件过采样格式为“采样周期”模式。在核心的先前版本中,抽取始终强制执行此操作,但v6.1已更改,因此插值也会强制执行此选项。

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