12.4 EDK – My Base System Builder设计在SP605板上以100 MHz的时序失败

描述

当我的AXI系统的以太网核心目标为100 MHz时，我的设计失败了。有没有办法维持100 MHz的时钟频率？

解

在UCF中，注释掉以下两行：

＃数据路径时序取决于目标时钟周期
TIMESPEC“TS_axistreamclks_2_axi4liteclks”= FROM axistream_clk TO axi4lite_clk 20000 ps DATAPATHONLY; #assumes axi4lite_clk <= 50 MHz
TIMESPEC“TS_axi4liteclks_2_axistreamclks”= FROM axi4lite_clk TO axistream_clk 6667 ps DATAPATHONLY; #assumes axistream_clk <= 150 MHz