SPI-4.2 v10.3 – ISE Design Suite 12.4的发行说明和已知问题

6年前发布

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描述

本发行说明和已知问题答复记录适用于SPI-4.2（POS-PHY L4）v10.3内核（在ISE Design Suite12.4中发布），包含以下信息：

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“ IP版本说明指南” ：
http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

新功能

已解决的问题

（Xilinx答复38399） – SPI-4.2 v10.2 – Virtex-6 FPGA使用静态对齐时，源核心的全局时钟支持被删除
（Xilinx答复38400） – SPI-4.2 v10.2 – 当接收器Sink内核配置了动态相位校准时，降低了Virtex-6 FPGA源内核的性能和全局时钟
（Xilinx答复38869） – SPI-4.2 v10.2及更早版本 – GUI未正确设置Sink核心静态配置信号FifoAFMode
（Xilinx答复38870） -SPI-4.2 v10.2及更早版本 – 更新示例MMCM实例化需要遵循DIVCLK_DIVIDE的新限制
（Xilinx答复38214） – SPI-4.2 v10.1和v10.2 – 针对Virtex-6 FPGA时UCF文件中缺少约束

一般信息

（Xilinx答复32917） Virtex-6 FPGA更改为UCF中IODELAYE1元件的HIGH_PERFORMANCE_MODE属性
如果在单个器件中使用多个SPI-4.2内核，则必须为每个实例生成具有唯一组件名称的内核。请参阅“ SPI-4.2用户指南”的“特殊设计注意事项”一章下的“多核实例化”部分。
（Xilinx答复15500）如何编辑SPI-4.2（PL4）UCF文件，以便TSClk在DCM中倾斜180度？
（Xilinx答复20017） SPI-4.2内核支持哪些I / O标准？
（Xilinx答复32942）在线更改静态配置信号
Virtex-6器件不支持全局时钟模式的接收器DPA时钟调整选项

已知的问题

（Xilinx答复39106） – SPI-4.2 Spartan-6器件支持已被删除
（Xilinx答复35270） – SPI-4.2和SPI-4.2 Lite – 文档没有描述写入部分信用时的行为
（Xilinx答复40823） – SPI-4.2 – 更新了MMCM设置，确保Virtex-6器件的BANDWIDTH为高电平
（Xilinx答复41710） – SPI-4.2 v10.3及更早版本 – 使用“Sink DPA时钟调整”并针对Virtex-6 FPGA时，动态相位对齐可能会失败
（Xilinx答复41711） – SPI-4.2 v10.4和v11.1 – 使用“Sink DPA时钟调整”并针对Virtex-6 FPGA时，动态相位对齐可能会失败

制约因素和实施问题

一般仿真问题

（Xilinx答复24026） – 当我在SPI-4.2设计上运行仿真时，在PhaseAlignRequest之后，Locked_RDClk（来自RDClk DCM）可能会被取消断言
（Xilinx答复21319） – 当我在SPI-4.2设计实例上运行时序仿真时，报告了几条“TDat Error：Data Mismatch”消息
（Xilinx答复21321） – 时序仿真错误：＃**错误：* / X_ISERDES设置D对CLK的低位违反;
（Xilinx答复21322） – 当我在SPI4.2设计上运行时序仿真时，会发生几次SETUP，HOLD和RECOVERY违规
（Xilinx答复20030） – 当我仿真SPI-4.2设计时，仿真开始时会出现多条警告信息
（Xilinx答复15578） – 当我使用NC-Verilog（由Cadence）或VCS（由Synopsys）仿真SPI-4.2（PL4）内核时，会出现异常和不一致的行为
（Xilinx答复35266） – NCSIM警告12.1：ncelab：* W，SDFINF：在范围级别，行找不到实例XIL_ML_UNUSED_DCM_1 / CLKFB。

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