12.3 EDK,AXI_PLBv46_Bridge  – 使用AXI4-Lite从接口时挂起-Altera-Intel社区-FPGA CPLD-ChipDebug

12.3 EDK,AXI_PLBv46_Bridge – 使用AXI4-Lite从接口时挂起

描述

当使用AXI_PLBv46_Bridge及其AXI端口通过C_S_AXI_PROTOCOL = AXI4LITE设置配置为AXI4-Lite时,对桥接器的写入将挂起。我该如何解决这个问题?

要解决此问题,请将桥接AXI从站接口更改为完整的AXI4协议:

参数C_S_AXI_PROTOCOL = AXI4

这个问题很可能从EDK 13.1开始修复。

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