SPI-3链路层v7.2  – 示例设计仿真测试台监控逻辑未连接-Altera-Intel社区-FPGA CPLD-ChipDebug

SPI-3链路层v7.2 – 示例设计仿真测试台监控逻辑未连接

描述

在SPI-3链路层内核的v7.2中,监控逻辑未在仿真测试平台中连接。监视逻辑检查输入到rx接口的数据是否与输出处可用的循环tx数据匹配。这会影响所有支持的器件系列。

此问题已在核心的v7.2rev1中修复,可作为下载补丁使用;见(Xilinx答复35141)。

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