描述
本发行说明和已知问题答复记录适用于ISE12.3软件中发布的FIFO Generator v7.2 Core，包含以下信息：
- 一般信息
- 新功能
- Bug修复
- 已知的问题
- 技术支持
一般信息
有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“ IP版本说明指南” ：
http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf
解
有关此核心的IP安装说明的最新更新，请参阅：
http://www.xilinx.com/products/ipcenter/FIFO_Generator.htm
有关软件要求，请转到该页面上的“软件要求”链接。
该文件包含Xilinx LogiCORE IP FIFO Generator v7.2解决方案的发行说明。有关最新的核心更新，请参阅产品页面：
http://www.xilinx.com/products/ipcenter/FIFO_Generator.htm
v7.2中的新功能
- AXI4（AXI4-Stream，AXI4和AXI4- Lite ）支持（仅限Spartan-6和Virtex-6器件）
- ISE 12.3软件支持
v7.2中的错误修复
- 在FIFO Generator GUI中，除非屏幕分辨率设置为1600×1200或1900×1200，否则无法访问底部的导航按钮。
- CR 568630
- 如果在选择数据计数选项后深度减小，则FIFO生成器GUI不会生成核心。
- CR 570314
v7.2中的已知问题
以下是此核心在发布时的v7.2的已知问题：
- 在FIFO生成器GUI中，将XCO文件（独立时钟，分布式存储器配置）导入Virtex-4 CORE Generator项目后，如果FIFO类型更改为第1页上的“独立时钟，内置FIFO”，第2页没有正确地提供读时钟频率和写时钟频率选项。
- CR 467240
（Xilinx答复31379） LogiCORE FIFO生成器v4.3 – 导入XCO文件时无法使用内置FIFO更改读/写时钟频率 - 如果Family是Spartan-6，则FIFO生成器GUI不生成内核，FIFO实现类型是公共或独立时钟块RAM，深度为64K，宽度为36。
- CR 570041
（Xilinx答复37201） LogiCORE FIFO Generator 6.3 – 创建36 x65K内核时崩溃
技术支持
要获得技术支持，请在www.xilinx.com/support上创建WebCase，使用此产品将问题发送给具有专业知识的团队。
Xilinx根据核心文档中描述的指南使用时，为使用本产品提供技术支持，并且不能保证本产品的时序，功能或支持不适用于不遵循指定准则的设计。
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