14.x – 计时 – 如何解决组件限位切换错误？-Altera-Intel社区-FPGA CPLD-ChipDebug

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14.x – 计时 – 如何解决组件限位切换错误？

等级-LV1-ChipDebug

6年前发布

140

描述

如何解决组件限制切换（CSL）错误？

解

检查有效性：

– 使用printdelays

– 使用Delay报告器或FPGA编辑器获取组件的配置

– 使用最新的工具版本

如果CSL有效，则意味着应该更改设计，以便不再发生违规，例如，通过改变时钟运行的频率。

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