Virtex-4 Aurora 8b / 10b – 我无法在第2列中选择REFCLK1

描述

当仅选择列1中的MGT时，REFCLK选择自动转到REFCLK2。当您将其更改为REFCLK1时，CORE Generator软件可以显示以下行为：

• 在ISE Design Suite 11.4中，它自动将REFCLK选择更改回REFCLK2。
• 从ISE Design Suite 12.1开始，CORE Generator软件会生成以下错误：
  • “错误：sim – c_mgt_clock_1：无效值’无’。”
  • “错误：应分配SIM卡2”

解

这是CORE Generator软件中的一个问题，而不是Aurora核心本身。它仅出现在ISE Design Suite 11.3及更高版本的CORE Generator软件中。

要解决此问题，请在ISE Design Suite 11.2中生成Virtex-4 Aurora内核。 Virtex-4 Aurora核心版本3.1已在11.2中提供，因此最新版本仍在使用中。

最好使用最新版本的ISE。由于Aurora核心生成HDL文件，因此在使用先前版本的Aurora文件时，在最新版本的ISE软件中创建项目没有问题。