为什么英特尔®Stratix®10E-tile硬IP用于以太网英特尔FPGA IP核转发RX将无效帧截断为用户逻辑?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么英特尔®Stratix®10E-tile硬IP用于以太网英特尔FPGA IP核转发RX将无效帧截断为用户逻辑?

用于以太网英特尔FPGA IP内核的v18.0英特尔®Stratix®10E-tile硬IP存在超大帧剥离问题。

当RX MAC接收到帧大小> = 65536并且启用enforce_max_frame_size时 ,从RX MAC到用户逻辑的帧输出将被截断为由max_rx_frame_size设置指定的帧大小,并且第二个无效帧将从RX MAC输出到用户逻辑从65536字节开始到超大帧的结尾。

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