为什么低延迟40G IP核在Arria 10上以KR4模式运行时会失败时序收敛?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么低延迟40G IP核在Arria 10上以KR4模式运行时会失败时序收敛?

由于英特尔®Arria®10器件在KR4模式下运行的低延迟40G MAC IP内核存在问题,由于时钟错误地提升为“区域”而非“外围”网络,可能会出现时序收敛设置失败。

解决/修复方法

要解决此问题,请将以下分配添加到项目Quartus®设置文件( .qsf )中。这些额外的分配将强制失败的* out_pld_pcs_tx_clk_out和* out_pld_pcs_rx_clk_out时钟到外围网络。请注意,每个通道都需要进行分配。

set_instance_assignment -name GLOBAL_SIGNAL PERIPHERY_CLOCK -to * e40_inst * g_xcvr_native_insts [*] * twentynm_xcvr_native_inst * inst_twentynm_pcs * _pld_pcs_tx_clk_out
set_instance_assignment -name GLOBAL_SIGNAL PERIPHERY_CLOCK -to * e40_inst * g_xcvr_native_insts [*] * twentynm_xcvr_native_inst * inst_twentynm_pcs * _pld_pcs_rx_clk_out

计划在Quartus Prime软件的未来版本中修复此问题。

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