为什么低延迟40G和100Gbps以太网MAC暂停时间可能会缩短?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么低延迟40G和100Gbps以太网MAC暂停时间可能会缩短?

IEEE标准802.3图31b-2表明,在发送器空闲之前,暂停定时器不应加载接收的量子值。

规范的这一方面未在低延迟40G和100Gbps以太网MAC和PHYMegacore®功能流控制实现中实现。

因此,如果在加载暂停量子时TX不空闲,则所请求的暂停时间可能短于预期。

解决/修复方法

此问题目前尚未安排解决。

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