为什么RapidIO II自动生成的VHDL仿真测试平台无法在RapidIO II IP核的某些配置中进行编译？

在RapidIO®IIIP内核的某些配置中，生成的VHDL仿真将遇到编译错误，其中实体化实例化另一个实体时缺少端口。

ModelSim®仿真器中的示例错误。

实体“<entity name>”的端口“<port_name>”不在要实例化的组件中。

仅在禁用I / O主站，I / O从站，门铃，维护或直通模块的变体中才会出现此错误。

Verilog版本不受影响。