LATTICE FPGA 如果DDR3的时钟是40.96对DDR3接口有什么影响（DDR接口按100m例化）？-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug
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    • ii1397的头像-ChipDebugii1397徽章-人气大使-ChipDebug等级-LV2-ChipDebug1

      沒什么影响
      你可以编译试一次
      按照100m约束

      7年前
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