如何使用Quartus Prime Pro从命令行设置verilog宏？

该  Quartus®PrimePro Edition手册未列出在“quartus_syn”命令中设置Verilog HDL宏的方法。

要在quartus_syn的命令行中设置Verilog HDL宏，请使用以下格式：

quartus_syn <PROJECT_NAME> –set = VERILOG_MACRO <“VERILOG_MACRO_NAME = VALUE”>

例如，以下命令：

quartus_syn my_project –set = VERILOG_MACRO“a = 2”

上面的命令与指定：

‘在Verilog HDL源文件中定义一个2 //

请注意，此命令将在Quartus设置文件（.qsf）中添加以下附加行：

set_global_assignment -name VERILOG_MACRO“a = 2”

如果您不希望* .qsf添加此行，则将此选项添加到quartus_syn命令：

–write_settings_files =关