请问LATTICE FPGA 的Iddr时钟是否存在限制问题？-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug
请登录后发表评论

    回复2
    查看全部
    最新最热
    • ii1397的头像-ChipDebugii1397徽章-人气大使-ChipDebug等级-LV2-ChipDebug作者0

      这些都不是内存条的ddr接口为何有这种限制？ 我们之前用altera和Xilinx没发现这种普通的iDDR,oddr接口需要pll资源的问题。 为何lattice需要呢？

      8年前@yinhk
搜索
开启精彩搜索
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享
热门帖子

在手机上浏览此页面