错误(11924):Bank存在冲突的VCCIO设置-Altera-Intel社区-FPGA CPLD-ChipDebug

错误(11924):Bank存在冲突的VCCIO设置

由于英特尔®Quartus®Prime软件版本18.0及更早版本中的问题,在以下情况下,您将在英特尔Arria®10器件中看到此错误:

  • 2.5V输入标准放置在具有3.0VI / O标准的3VIO组中,其中VCCIO为3.0V
  • 3.0V输入标准放置在具有2.5VI / O标准的3VIO组中,其中VCCIO为2.5V
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