使用Verilog仿真Cyclone 10 LP PLL IP时为什么没有输出？

6年前发布

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由于英特尔®Quartus®Prime标准版软件版本17.0中存在问题，因此在使用Verilog执行仿真时，PLL仿真模型不会针对Cyclone®10LP器件进行实例化。使用VHDL仿真Cyclone 10 LP PLL IP时，此问题不适用。

解决/修复方法：

要解决此问题，请在Intel Quartus Prime Standard 17.0版之上安装补丁，并按照说明在仿真运行脚本中添加额外步骤。

if！[file isdirectory verilog_libs] {
文件mkdir verilog_libs
}

vlib verilog_libs / altera_mf_ver
vmap altera_mf_ver ./verilog_libs/altera_mf_ver
vlog -vlog01compat -work altera_mf_ver {c：/intelfpga/17.0/quartus/eda/sim_lib/altera_mf.v}

的Quartus-17.0std-0.12std-windows.exe后

quartus-17.0std-0.12std-linux.run

的Quartus-17.0std-0.12std-readme.txt文件

从英特尔Quartus Prime标准版软件版本18.0开始修复此问题

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