在Stratix V RLDRAMII和QDRII的主和从UniPHY控制器IP之间共享OCT是否存在问题?-Altera-Intel社区-FPGA CPLD-ChipDebug

在Stratix V RLDRAMII和QDRII的主和从UniPHY控制器IP之间共享OCT是否存在问题?

是的,在Quartus®II11.0和11.0SP1版本中,Stratix®VRLDRAMII和QDRII的主和从UniPHY控制器IP之间共享OCT存在问题。

为了在主控制器和从属UniPHY控制器之间共享OCT,您必须手动对从属接口引脚进行“终端控制块”分配,校准的片上终端分配将它们与主OCT块相关联。

 

要完成作业:

 

1。      在Quartus II软件中打开赋值编辑器。

2。      使用带校准的输出和输入终端添加所有从属信号。

3。      选择“分配名称”作为“终止控制块”,对于“值”选项卡,在主模块中找到“终止控制块”模块。   通过节点查找器将实例名称查找为* uoct_control | sd1a_0 *。

 

此问题将在Quartus II软件的未来版本中修复。

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