如果我使用FPGA对时钟综合器器件进行编程，如何满足Stratix V和Arria V GZ器件的ATX PLL校准要求，即在器件配置开始时必须存在收发器参考时钟？

您可以通过编程时钟综合器器件的一次性可编程（OTP）非易失性存储器来满足Stratix®V和Arria®VGZ器件ATX PLL校准要求，即在器件配置开始时必须存在收发器参考时钟。默认收发器参考时钟频率。

根据时钟树设计，参考时钟可在FPGA配置开始时使用，并且可满足收发器校准要求。根据您使用的时钟综合器器件，可能仍然可以在FPGA用户模式（可能通过I2C）期间将时钟综合器重新编程为不同的频率。

时钟综合器器件产生的默认收发器参考时钟频率必须与FPGA器件收发器IP预期的默认频率匹配。