我可以在模拟中模拟开漏IO吗?-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug

我可以在模拟中模拟开漏IO吗?

开漏IO将输出驱动为高电平为“Z”,驱动为低电平为“0”。
当多个设备连接到总线时,通常使用这种类型的IO。
在没有开漏选项的器件上,您可以使用IO上的输出使能(OE)模拟开漏电路。。这是一个例子:assign myoutput =(myenable)? 。1’b0:1’bz;

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