为什么Map报告有关连接到PAD和非PAD加载的输入的错误?-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug

为什么Map报告有关连接到PAD和非PAD加载的输入的错误?

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报告类型错误:

@E:BN245:“c:\ temp \ c95734 \ video_pass_through.vhd”:59:2:59:8 |芯片上的端口'RCLK_in''Video_Pass_Through'驱动1个PAD加载和482个非PAD loadProcess占用0h:00m:02s

实时,0:00:02s cputime

该消息基本上表示设计的输入既是输入缓冲器的输入引脚,也是其他FPGA逻辑。。软件设计流程不允许与其他逻辑共享输入缓冲区的输入。。输入端口必须专用于缓冲器输入引脚。

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