发送和接收SERDES可能出现的延迟变化有哪些？

使用LatticeSC / M PCS / SERDES时，发送和接收路径的延迟总会略有不同。

每次加电时，此延迟可能不同。

这就是原因。

接收路径

接收信号需要通过CDR，当尝试锁定信号时，CDR将具有+/- 1UI的延迟变化。

如果使用字对齐器，那么当字对齐器试图锁定到正确的并行字时，将有最多10或8位字的-1 UI延迟变化。。如果使用8位接口，则相位补偿FIFO将进入FPGA架构，将增加+/- 1个并行字时钟周期;如果使用16位接口，则会增加+/- 2个时钟周期。
。传输路径
。在发送端，相同的相位补偿FIFO用于从FPGA架构跨越到PCS / SERDES。。如果使用8位接口，则此FIFO将增加+/- 1个并行字时钟周期;如果使用16位接口，则将增加+/- 2个时钟周期。。串行器使用自由运行的计数器来获取并行字并剥离位以进行序列化。。根据所提出的并行字的计数器的值，它将累加10或8位字-1的延迟UI（类似于字对齐器）。