与用于支持双用VREF引脚的Cyclone系列器件中的通用I / O引脚相比,用作I / O时VREF引脚是否有更长的延迟?-Altera-Intel社区-FPGA CPLD-ChipDebug

与用于支持双用VREF引脚的Cyclone系列器件中的通用I / O引脚相比,用作I / O时VREF引脚是否有更长的延迟?

是的,与支持双用VREF引脚的Cyclone®系列器件中的通用I / O引脚相比,VREF引脚用作I / O引脚时延迟更长。

VREF引脚上的引脚电容高于通用I / O引脚,因此应避免在这些引脚上放置快速边沿速率信号(如时钟),并避免在总线中使用这些引脚,因为I / O时序与I / O时序不一致公交车的其余部分。

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