为什么在RTL仿真中phase_done反断言不一致?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么在RTL仿真中phase_done反断言不一致?

在Altera_PLL宏功能中使用动态相位步进时,您可能会看到RTL仿真中phase_done输出信号无效的不同行为。

正确的行为是phase_done在scanclk的上升沿解除置位,如 AN 661:使用Altera_PLL和Altera_PLL_RECONFIG宏功能实现分数PLL重配置 (PDF)中所述。

但是,在RTL仿真中,您可能会在scanclk的下降沿看到phase_done置为无效。这通常仅在第一阶段步骤操作中发生。这是RTL仿真模型中的问题。

解决/修复方法

RTL仿真模型的这个问题计划在Quartus®II软件的未来版本中修复。
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