为什么我在使用Quartus II v15.0的三速以太网IP核中看到保持时间违规?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我在使用Quartus II v15.0的三速以太网IP核中看到保持时间违规?

由于Quartus®II15.0中的问题,您可能会看到边际保持时间违规,特别是针对Arria®V,Arria®10,Cyclone®V和Stratix®V器件系列的多通道三速以太网IP内核设计。

解决/修复方法

要解决此问题,请将Fitter的以下Synopsys Design Constraint文件( .sdc )约束添加到项目SDC文件中。
if {[string equal“quartus_sta”$ :: TimeQuestInfo(nameofexecutable)]} {


set_min_delay -from [get_keepers {* <tse_entity_name> *}] -to [get_keepers {* <tse_entity_name> *}] 0.0ns


} else {


set_min_delay -from [get_keepers {* <tse_entity_name> *}] -to [get_keepers {* <tse_entity_name> *}] <value>


}


*注意:如果保持时间违规持续存在,则将“<值>”从“0.1ns”增加到“0.2ns”。

有关其他相关建议,请参阅“三速以太网MegaCore功能用户指南”中的“表2-2:推荐的Quartus II引脚分配”。

对于启用了IEEE 1588v2功能的TSE IP和目标Arria V器件系列,除上述解决方法外,还应用以下补丁:
请从以下链接下载相应的Quartus®II软件15.0版补丁0.14:

计划在Quartus II软件的未来版本中修复。

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