always @(posedge clk or posedge clr);这个clk和clr是不是必须同步的上升沿信号？
为啥or呢？为了保证安全？
为啥不always @(posedge clk);或者干脆always @(posedge clr);
我是看了一个例子
有些不明白
一般情况下是一个posedge/negedge clk or 一个negedge rst信号是哇
always @(posedge clk or posedge clr);这个clk和clr是不是必须同步的上升沿信号？
为啥or呢？为了保证安全？
为啥不always @(posedge clk);或者干脆always @(posedge clr);
我是看了一个例子
有些不明白
一般情况下是一个posedge/negedge clk or 一个negedge rst信号是哇
首先关于时钟一般情况下是用上升沿的，因为几家FPGA内的普通寄存器都是正沿敏感的，专用的双沿IO寄存器例外。
关于复位，通常我们都是写的下降沿，因为这是惯用，也有人说低电平复位不易受干扰，在FPGA外部我觉得是对的，但是在FPGA内部我觉得就不见得对了，如果内部高电平复位会被干扰，那这个FPGA芯片的其它部分还能正常工作。另外不同的芯片它内部模块的复位电平是不一样的，像LATTICE家的PLL什么内部就是高电平，而ALTERA和XILINX家的则有些不一样。
语法先了解
or还可以换成，逗号，不要问问什么，语法规定就是这样，就像1+1等于2，为什么不等于3，按照规定就好
没关系
or 表示或的关系
两个的上升沿 都希望它们触发啊
如果你不想遵循VERILOG 20001规范，你可以写任何ASCII文本，通过翻译脚本翻译成固定逻辑。如果不是，就按照规范搞。