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FPGA CPLD
Lattice-莱迪斯
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请问下,Time to declare TX PLL lock : 1,400,000 UI,这个UI是什么意思。。
yinhk
9年前发布
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yinhk
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ii1397
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对FPGA来说是一个完整采样窗口,在serdes里有使用。
UI应该是Unit Interval这个的缩写。
按我的理解UI是传输一比特数据所需要的时间,即一个基本的时间单元,对于单沿传输可以认为是一个时钟周期,对于DDR则是1/2个时钟周期。
上图来自于MIPI DPHY的手册,但我不知道这个UI是不是一个通用词。MIPI DPHY手册上如是定义:
这么多个基本时钟单元吧,1/148.5m 就是1080p60的一个pclk的UI时间