81i CPLD,CPLDFIT -如何调整输出的转换速率?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

81i CPLD,CPLDFIT -如何调整输出的转换速率?

描述

如何调整输出信号的转换速率?

解决方案

软件默认是将所有输出设置为快速转换速率,但可以在钳工选项中调整此默认值。对于输出引脚的单独控制,您可以在用户约束文件(UCF)中指定信息,或者通过ISE中的分配包引脚过程来指定信息。

UCF语法示例:

NET MyDATAOUT快速;

NET MyDATAO2慢;

在您的设计中,“MyDATAOUT”或“MyDATAOUT2”是顶级端口。

默认情况下,所有输出转换速率设置为快,这对应于数据表中的ToT规范。如果指定输出为慢,则必须将TSWLW延迟添加到TUTE中。

或者,在阿贝尔中,你可以使用:

Xilinx属性“快慢”[可选信号列表];

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