LATTICE FPGA mipi的时钟没有连接到时钟专用引脚导致编译通不过，请问下有没有办法补救？

最近在用Mipi的IP，因为mipi的时钟引脚在板子上没有连接到时钟专用引脚，导致编译通不过，请问下有没有什么补救的办法？比如说约束之类的，谢谢

这是错误提示:

ERROR – netsanitycheck: The clock DCK_c on comp u_DPHY_RX_INST/u_iDDRx4/Inst2_ECLKSYNCA port ECLKI is driven by general routing through comp DCK. Please consult Lattice technical support for the appropriate constraints when using general routing for clocks.

也就是普通IO口当做时钟引脚使用，哪位高人指点下?

器件是XO3L-4300E

我问过FAE说可以,只是没给我具体方案
普通IO只是添加了延时
单主要是编译通不过
有没有谁碰到类似的情况，指点一下?