PAR:“4个GCLKs中的5个”与Virtex Synplify网表-Xilinx-AMD社区-FPGA CPLD-ChipDebug

PAR:“4个GCLKs中的5个”与Virtex Synplify网表

描述

关键词:SypPiTrimes,VIETEX,PAR

紧迫性:标准

一般描述:
SyPrimIt将在信号上插入4个全局时钟缓冲器。
最高扇出率。但是,如果设计也包含
一个BUFGDLL,那么PAR将用一个数字或GCLKs出错。
超过可用资源。

解决方案

这个问题存在于Spple中。BUFGDLL细胞不计算为
BUFG资源和SyPrimIt插入另一个4个BUFG或BUFGP细胞违规
ViTEX的资源限制为4。

请看(锡林斯溶液4084)如何禁用BUFG插入。

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