描述
关键词：PIN锁定、CPLD、CST、GYD
紧迫性：标准
一般描述：
在XACT-CPLD流中，约束文件（.cST）仅用于
控制时序约束。放置约束不是
在CST文件中识别。
Xilinx建议放置所有的约束条件
在源设计文件（无论是示意图还是基于公式）。
但是，可以在指南中放置PIN赋值。
文件（.GYD），并将软件视为约束。
GYD文件实际上是用来引导放置一个
以前的实现。但是，用当前的软件，
在.GYD文件和设计文件中的PIN赋值是
处理相同的，所以有可能编辑一个
以前生成的.GYD文件添加PIN约束
渴望的。
解决方案
一
XACT 60.1
如何使用CPLDs的.GYD文件锁定引脚：
1。配合设计（从设计管理器实施）。
这将自动产生一个名为lt；设计& gt；
并将其放入正确的项目目录中
版本。
（C:\MyDeals\xPosiv1.6\Deal.Gyd）
2。编辑此文件以锁定引脚。它看起来像：
CLK Pin 20
输入1
…
…
用CLK和输入1参考设计中的I/O信号。
在这种情况下，CLK将被分配给PIN 20，而输入1将
分配给PIN 45。
如果您正在选择Lattice阵列包中的一个，那么
语法将像：
CLK PHIF3
输入1PANA12
.
.
其中信号CLK将被分配给PIN F3和输入1。
将被分配到引脚A12。
三。在Windows中的设计管理器中，选择Toeals& Gt；FlowEngine。
在流动引擎中选择安装-先进的…
在“流程配置”框中使用“浏览选项”选择
刚刚编辑的.GYD文件的路径。继续
设计实现与往常一样。
二
引导（.GYD）文件在M1.3/M1.4版本中是区分大小写的。
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