基础XVHDL：使用拉普拉斯和PulLDOLED

描述

关键词：基础，VHDL，上拉，下拉，电阻
紧迫性：标准

一般描述：

Xilinx FPGA在I/O中包含内部上拉电阻
块（有些还包含PuldLoad）。这些组件可以
在基础XVHDL代码中实例化。

**注意此解决方案适用于Meta Maxor XVHDL编译器。
只有。如果使用Express HDL编译器，则可以控制
通过Express约束GUI插入拖缆。

解决方案

以下示例仅适用于上拉或上拉
输出引脚。要在输入引脚上使用拉柱/拉挤，必须
要么把它们放在一个示意图上，一边与VHDL模块一起，
或者可以在EPIC设计编辑器中启用上拉。

使用拉起的例子

库IEEE；
使用IEEE.STDYLogiCy1164.ALL；

实体IOB是
端口（IN1，时钟：在STDYLogic中；
OutoPAD：输出STDYLogic；
属性抑制BUF:布尔型；
OutPAD的属性抑制BUF：信号为真；

——抑制素Buf属性防止VHDL编译器从
——推断OutBad端口上的OBUF。这是必要的。
——因为我们要在端口上实例化一个OBUF。

结束IOB；

IOB的体系结构实例

元件拉起
端口（O：输出STDYLogic）；
端部元件；

组件OBUF
端口（I）：在STDYLogic中；
o：输出STDYLogic）；
端部元件；

内部信号：STDYLogic；
这个节点是OBUF的输入。

开始

进程（时钟）
开始
如果时钟“时钟”=“1”，那么
Outl内部& lt＝IN1；
如果结束；
结束过程；

U1：上拉端口映射（O= & Gt；Out-Pad）；
–在OBUF的输出上插入上拉。

U2F：OBUF端口映射（i＝& gt；Outl内部）；
O= & GT；Out-PAD）；

最后一个例子；