XEPLD优化:意外错误:EPLDIST.CC:40-Xilinx-AMD社区-FPGA CPLD-ChipDebug

XEPLD优化:意外错误:EPLDIST.CC:40

描述

当尝试在CPLD中实现CPLD设计时
设计管理器/流程引擎,出现以下错误:

阅读与设计;
检测到意外错误。
请参考Xilinx参考:
“EPLDIST.CC:40”

这可能是由设计中的非法连接引起的。

例如,已经看到下列配置导致
这个错误:

信号-OBUF—OPAD
γ
γ
内部信号

这是非法的,因为OBUF不能驱动内部逻辑。

解决方案

检查非法连接的示意图。

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