XC400 0E/EX/XL/XV/XLT:占空比-Xilinx-AMD社区-FPGA CPLD-ChipDebug

XC400 0E/EX/XL/XV/XLT:占空比

描述

紧迫性:标准

关键词:占空比,4000,路由,晶体管

描述
XC400 0E/EX/XL/XV/XLT设计:

-我正在开发一个4013E PQ2404-LCA的高密度项目。

-我必须使用六个全局缓冲区用于时钟(在34 MHz)的分布。

我有一个输入信号,在34兆赫,占空比为50%,通过。
几级
组合逻辑,但它的输出占空比小于50%
路由依赖。

例如,在一个不吉利的路由中,我得到了(输入信号)。
吨=tOFF=14.7纳秒
输出信号为吨=4.7纳秒,TOFF=24.7纳秒。

现在,我有两个问题:

1。为什么占空比下降?

2。我怎样才能避免我的问题?

解决方案

当你通过几个逻辑级别来运行一个信号时,占空比会发生变化,这是不可避免的。
对于占空比不受影响的情况,上升沿的延迟必须与下降沿的延迟完全一样长。但是完全不同的晶体管对每个边缘负责。
所以,我们的设计师能做的最好的,就是精心匹配的驱动力。
上拉和下拉,因此两个边的θ被延迟几乎相同的量。这就是他们所做的。
显然,这种情况更糟。
一旦你明白了原因,就有办法改善这种情况。
你可以把你的信号“颠倒”在不同的地方,在链条,从而混淆上升和下降延迟。由于函数生成器的输入和输出可以被“免费”反转,所以这些修改不会影响
路由。最简单的方法是在XDE中循环,反转链的选定部分,并在物理上测量结果。(我不相信X延迟或仿真器的时序分析。它们通常只给最坏情况下的延迟,在这种情况下,不是延迟。

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