基础示意图:VIEW逻辑导入错误-不能连接线到符号-Xilinx-AMD社区-FPGA CPLD-ChipDebug

基础示意图:VIEW逻辑导入错误-不能连接线到符号

描述

关键词:VIEW逻辑导入示意图连接线

紧迫性:标准

一般描述:
导入VIEW逻辑图后,您可以看到一个或
在VLIPION.LoG文件中有更多这样的行:

警告:
示意性“控制”:不能将电线连接到符号“FDRD”

解决方案

这个错误通常发生在导入“非常拥挤”的时候。
有很多网的示意图。

当两个引脚之间有太多障碍需要时
要连接,基础“自动布线”过程可能不是
能在这些销钉之间画网。

解决:

通过查看视图逻辑示意图和VLIPION.LoG
文件,可以在导入后手动添加丢失的网络
过程完成。

在导入视图逻辑示意图之前,请确保
连接引脚之间没有太多障碍。
“AutoWeRE”过程可以解决连接问题
自动地。

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