XC400 0E/EX/XL/XLT/XV:M1-TBUF网络延迟400EX -上拉效应。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

XC400 0E/EX/XL/XLT/XV:M1-TBUF网络延迟400EX -上拉效应。

描述

紧迫性:标准

关键词:拉线,长线,TBUF,400 0EX

描述

内部的400 0EX上拉如何修改TBUF网络延迟?

解决方案

加上拉柱只会帮助时机
“驱动”长线高是拉桨本身(例如)。
有线功能,如魔杖。在这些情况下,添加第二种情况。
拉上只有一个前将改善L & GT;H。
过渡相当大。添加一个第三只会给出一个
更小的改进和其他效果,比如功耗
开始发挥作用。在配置中添加引线
TBUFs总是主动地驱动高和低对L & Gt;H过渡只有轻微的影响,并且实际上可以伤害。
H-GT;L跃迁。

更一般地说,长线网的本质是
EX器件与E族有所不同。
四边线,不是长线,通常是最快的。
路由资源。使用TBUFS的优点
高效地实现宽量程,双向
总线和有线功能仍然存在。这已经很强大了
Xilinx的优势

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