一些设计的长运行时间-Xilinx-AMD社区-FPGA CPLD-ChipDebug

一些设计的长运行时间

描述

平台:所有

体系结构(S):所有

设计步骤(S)

参考编号:13236

XACT性能可能需要很长的运行时间来分析一些

设计。

解决方案

解决方法:运行时现在可以使用

XILNXXPH环境变量,限制了数量

每个定时约束对指定数目的连接评估。将XILIXX-PATSION变量设置为低数量会减少分析的路径数量,从而减少运行TrCE、ITAYFPGA和PAR所需的运行时间。当使用此环境变量时,会显示一条消息,表示分析已被截断。下面是一个示例消息:

警告:0 -当前连接评估极限

1000导致时序分析的截断。

通过2.88%个约束连接的路径

可能限制这种分析的准确性。你可以

用XILIXXL路径限制指定一个较大的极限

增加环境变量的准确性

分析。

此消息指示分析连接被截断的设计连接的百分比,以减少整体运行时间。如果出现此消息,分析是不完整的,并不能保证正确的定时结果。鼓励您使用最大的限制,提供可接受的运行时间,以确保可能进行最精确的时序分析。时序报告还包含一个设计连接列表,其中分析被截断,并且您应该检查这些与所报告的临界值的关系。路径以帮助确定是否由工具分析无关路径。在某些情况下,长运行时间可能来自于从OT:到TimeTimes的类型中使用的大分组。在这些情况下,运行时间可以通过以下方式得到改善:

指定包含大部分的时间TimeSime

要分析的路径(例如,TimeGRP)

周期=30),并且只使用用于不包含在全局周期TimeSime中的较小的多组路径组。

在可能的情况下,使用Max延迟:约束而不是

最大延迟:从约束。

请登录后发表评论

    没有回复内容