LATTICE FPGA软件diamond设置中的block rd during wr paths 和 block jitter分别是什么用处？-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug
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    • yinhk的头像-ChipDebugyinhk等级-LV1-ChipDebug0

      第一个是不分析读路径，当读写是同一个地址时，只对分布式的memory 有效。第二个是分析时序时，不考虑时钟，输入管脚上的抖动。目前我知道的设计这两个约束都是用off

      7年前
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