12.1 EDK – CIP向导在导入仅Slave FSL IP时不能正常工作-Altera-Intel社区-FPGA CPLD-ChipDebug

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12.1 EDK – CIP向导在导入仅Slave FSL IP时不能正常工作

等级-LV1-ChipDebug

7年前发布

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问题描述

使用CIP向导仅导入从属FSL IP时，即使它存在于HDL文件中，也无法找到FSL_S_Clk端口。然后将FSL_S_Clk端口视为用户I / O端口。

MPD文件已更改为：

端口FSL_S_Clk = FSL_S_Clk，DIR = O，SIGIS = Clk，BUS = SFSL

端口FSL_S_Clk =“”，DIR = O，SIGIS = Clk

解决/修复方法

解决方法是备份原始MPD文件，导入IP，并用原始数据覆盖FSL_S_Clk行。

此问题已在ISE 12.4软件中修复。

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