10.1.0x / 11.x / 12.1 MAP模块级利用率 – 顶层的切片利用率超过现有量-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1.0x / 11.x / 12.1 MAP模块级利用率 – 顶层的切片利用率超过现有量

问题描述

“模块级利用率”显示的SLICE利用率高于顶级级别的SLICE利用率。在以下示例中,顶层只有子模块实例,而它报告有15504个切片。

问题是什么?

解决/修复方法

这是一个已知的问题。以下类型的BEL错误地计入顶层。

  • VCC / VDD和GND贝尔
  • 布线通过贝尔斯
  • 恒定的贝尔斯

这个问题仍然存在于ISE Design Suite 13.1中。

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