12.1Schematic –  RTL查看器使用不正确的引脚绘制一些符号-Altera-Intel社区-FPGA CPLD-ChipDebug

12.1Schematic – RTL查看器使用不正确的引脚绘制一些符号

问题描述

用户具有特定的模块设计,即RTL查看器正在绘制不同的模块(即,RTL符号中的引脚与设计中的模块的端口不匹配。

解决/修复方法

如果模块或实体的名称与Xilinx原语相同或与以下列表中的名称匹配,则会出现上述问题。在任何一种情况下,Xilinx符号都将用于RTL绘图,而不是基于用户设计的正确符号。

RTL查看器宏名称

累加器,加法器,adderconstant,addsub,addsubconstant,别名,Combmultiplier,combmultiplierconstant,counter,decoder,equal,Equalconstant,gnd,greater,greaterconstant,greaterorequal,Greaterorequalconstant,iobuf,less,lessconstant,lessorequal,Lessorequalconstant,lut1,lut1_d,lut1_l, lut2,lut2_d,lut2_l,lut3,lut3_d,lut3_l,lut4,lut4_d,lut4_l,lut5,lut5_d,lut5_l,lut6,lut6_2,lut6_2_d,lut6_2_l,lut6_2_mux,lut6_d,lut6_l,multiplier,multiplierconstant,mux,muxcy,muxcy_d,muxcy_l, notequal,notequalconstant,prioencoder,ram,rom,shift_left,shift_right,shifter,shiftreg,subtractor,subtractorconstant,vcc,xor

将模块名称更改为未列出的名称(例如,从计数器更改为counter_1)将解决给定设计的此问题。

将永久性修复添加到RTL Viewer软件时,将更新此答复记录。

请登录后发表评论

    没有回复内容