11.5包 – 如何精确控制LUT的封装和引脚使用？

问题描述

我想精确控制LUT到延迟链的打包，但MA​​P优化了形成延迟链的LUT1缓冲区。

有没有办法阻止这种优化？

解决/修复方法

如果对LUT应用LOCK_PINS约束，则保持LUT1缓冲区：

UCF语法示例：

INST“lut1”LOCK_PINS;

对于涉及多输入LUT的更复杂的用例，可以使用相同的约束来锁定原始输入引脚的使用。或者，可以使用LOCK_PINS约束指定和锁定不同的引脚映射。

UCF语法示例：

INST“some_lut4”LOCK_PINS = I0：A4，I1：A3，I2：A2，I3：A1;

有关使用此约束的更多变体，请参阅“ 约束指南” （UG625）的第131页： http ： //www.xilinx.com/support/documentation/sw_manuals/xilinx11/cgd.pdf

LOCK_PINS约束可以与其他包和放置约束（BEL，RLOC，LOC，LUTNM）组合以完全控制LUT使用。