14.5项目导航器 – 无法识别下级Schematic的更改-Altera-Intel社区-FPGA CPLD-ChipDebug

14.5项目导航器 – 无法识别下级Schematic的更改

问题描述

我对设计层次结构的较低级别(不是顶部)的Schematic文件进行了更改。保存Schematic后,项目正确处理过期并按预期运行。但是,在查看设计结果时,我发现我的更改未被合并。

解决/修复方法

如果对较低级别的Schematic而不是顶级Schematic进行了编辑,则Project Navigator无法正确更新设计的项目级HDL。

要解决此问题,请执行以下操作之一:

  • 以某种方式触摸顶层Schematic(例如,移动网络)并在再次运行项目过程之前保存。
  • 在再次运行项目进程之前运行清理项目文件

这些选项中的任何一个都强制重新创建顶级“ .vf ”(Verilog)或“ .vhf ”(VHDL)。

此问题已在ISE Design Suite 13.1中得到解决,并在ISE Design Suite 14.1中针对VHDL目标语言项目重新引入。

该问题已在ISE Design Suite 14.6中得到解决。

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