问题描述
此答复记录描述了ISE Design Suite 12使用的Virtex-6 FPGA生成的已知问题。
解决/修复方法
以下表示已在12.x ISE设计工具中确定并与Virtex-6 FPGA相关的一系列问题。可能存在问题但未在此处列出。如果您发现此列表中没有的问题，请使用Xilinx技术支持打开WebCase 。
强烈建议在使用具有目标器件生产状态速度文件的软件重新实施生产时重新综合设计（并重新实施IP核）。这可确保获取对DRC，时序模型，时钟拓扑和软件中其他修复的更改。
所有ISE Design Suite 12.x：
的BlockRAM / FIFO
（Xilinx答复42444）设计咨询 – 必须通过时序分析重新运行使用18K / 36K Block RAM或18K FIFO的Virtex-6 FPGA设计
MMCM
（Xilinx答复38132） Virtex-6 FPGA MMCM设计咨询 – MMCM BANDWIDTH属性要求（Xilinx答复38133） Virtex-6 FPGA MMCM设计咨询 – 当Fclkin> 315 MHz时对DIVCLK_DIVIDE值的限制
ISE Design Suite 12.3：
MMCM
（Xilinx答复39029） Virtex-6 MMCM – 使用负相移时MMCM的相移不正确（Xilinx答复34219） Virtex-6 MMCM – 级联MMCM可能无法在硬件中工作
ChipScope Pro / IBERT
（Xilinx答复37355） 12.2 / 12.3 ChipScope – IBERT – GTH – 不支持参数扫描（Xilinx答复32912） 11.2 ChipScope分析仪 – “错误：INTERNAL_ERROR：可移植性：basutencodeimp.c：229：1.24” （Xilinx答复35420） 12。 x / 11.x ChipScope IBERT – 使用LVDS_25时钟作为系统时钟不会在输入上启用DIFF_TERM （Xilinx答案33599） 11.x ChipScope Pro – “csejtag – 由于未找到libCseCore.dll，应用程序无法启动。重新安装该应用程序可以解决这个问题。“ （Xilinx答复37354） 12.2 / 12.3 ChipScope – IBERT – GTH – 在分析仪中，复位并不总是将错误位计数设置为零MIG
（Xilinx答复38104） MIG v3.6 ，Virtex-6 DDR3 – GUI不允许AXI RDIMM数据宽度选择（Xilinx答复37997） MIG v3.6 Virtex-6 DDR3多控制器 – GUI仅允许CXT单控制器生成-1个器件（Xilinx答复37863） MIG v3.6 ，Virtex-6多控制器 – 所有FF1760封装的默认存储区选择导致MAP错误
映射
（Xilinx答复37835） 12.2 MAP – 全局优化打开时不包括MMCM校准电路
GTX收发器
（Xilinx答复35681） Virtex-6 GTX收发器 – MMCM无法锁定且TX / RXRESETDONE无法断言
PCI Express
（Xilinx答复37963）用于PCI Express的Virtex-6 FPGA 集成块封装器v2.1 – VHDL封装器不适用于v2.1版本Block RAM
（Xilinx答复34859） Virtex-6 FPGA Block RAM设计咨询 – 地址空间重叠
组态
（Xilinx答复35451） iMPACT 12.x – 在12.2中删除Numonyx J3（Rev D，F）对Virtex-6的间接编程支持
未雨绸缪
（Xilinx答复35917） 12.1 Virtex-6 PlanAhead – 当我导入放置时，BUFGDLL不是受支持的原语
ChipScope IBERT
（Xilinx答复36576） 12.2 ChipScope IBERT – 当我没有选择器件设计选项时，不会创建任何实现脚本（Xilinx答复34674） 11.x / 12.1 ChipScope IBERT – Virtex-6 FPGA GTX：CORE Generator没有列出上部GTXE1四核SX475T和LX550T （Xilinx答复34683） 11.x / 12.x ChipScope，Virtex-6 – IBERT参数扫描测试显示中间的错误（Xilinx答复36680） 12.2核心生成器 – 生成iBERT核心失败，出现ERROR ：sim – 无法评估Tcl命令
GTX收发器
（Xilinx答复37014） Virtex-6 GTX收发器：错误：MapLib：1226 – GTXE1 – 当POWER_SAVE设置不正确时出现DRC错误
XAUI
（Xilinx答复36228）需要更新LogiCORE IP XAUI v9.1和v9.1 rev1 – Virtex-6 GTX_POWER_SAVE以定位ISE 12.2
嵌入式三态以太网MAC Wrapper v1.4
（Xilinx答复36223） Virtex-6 FPGA嵌入式三态以太网MAC Wrapper v1.4 – 当针对SGMII或1000BASE-X时，看到有关GTX POWER_SAVE的DRC错误
以太网1000BASE-X PCS / PMA或SGMII v10.5
（Xilinx答复36957） LogiCORE IP以太网1000BASE-X PCS / PMA或SGMII v10.5 – 针对Virtex-6 HXT时出现的GMII建立/保持错误
MPMC
（Xilinx答复33817） 12.2 EDK，MPMC v6.00.a，Virtex-6 – 错误：ConstraintSystem：58 – 约束与任何设计对象都不匹配
Aurora 64B / 66B
（Xilinx答复35371） Aurora 64B / 66B v4.1 – ISE Design Suite 12.1的发行说明和已知问题
Block RAM
（Xilinx答复34859） Virtex-6 FPGA Block RAM设计咨询 – 地址空间重叠
MMCM
（Xilinx答复36274）11.5,12.1 Virtex-6 MMCM – MMCM在器件启动和MMCM复位后未锁定
I / O
（Xilinx答复36082） Virtex-6 SelectIO – ISE软件12.2 （Xilinx答复36320）支持跨非连续存储区的DCI级联Virtex-6 – 由OSERDES驱动的N侧伪差分输出不切换（Xilinx答复35952）配置BitGen – UnusedPin选项不会在Virtex-6器件中拔出未使用的I / O.
MAP / PAR
（Xilinx答复35574） 12.1项目导航器 – -mt（启用多线程）选项在MAP和PAR过程属性中显示为灰色
时序仿真
（Xilinx答复35514） 12.1 – 针对Virtex-6器件时的时序仿真问题
的iMPACT
（Xilinx答复33942） 11.x iMPACT – 当我为间接编程添加Winbond SPI Flash时，系统会提示我输入数据宽度。 Virtex-6 FPGA是否支持x2或x4 SPI？
部分重新配置
（Xilinx答复35399） 12.1 Virtex-6 FPGA部分重配置 – RAM内容无法正确写入部分位文件
的ChipScope
（Xilinx答复35417） 12.1 ChipScope Pro – ChipScope Pro工具不支持Virtex-6Q，Spartan-6Q和Spartan-6Q LX / LXT器件（Xilinx答复33701） 12.1 / 11.x ChipScope Pro – IBERT – Virtex-6 – 当我启用8个或更多GT （Xilinx答复34674）时，在Virtex-6上IBERT生成失败.11x / 12.x ChipScope，IBERT -Virtex-6 GTX，CORE Generator没有列出SX475T和LX550T的上GTXE1四核（Xilinx）答案34683） 11.x / 12.x ChipScope，Virtex-6 – IBERT参数扫描测试显示眼睛中间的错误
GTX收发器向导
（Xilinx答复34191） Virtex-6 FPGA GTX收发器向导 – 生产芯片的属性更新
GTX收发器
（Xilinx答复35055） Virtex-6 FPGA GTX收发器 – 未使用的GTX收发器的自动宏插入
MPMC
（Xilinx答复34717） 12.1 EDK，MPMC v6.00.a-错误：EDK：1558 – 在mpd中找不到端口MPMC_Clk_Wr_I0
MIG
（Xilinx答复35742） MIG v3.0-3.4 Virtex-6 DDR2 SDRAM – DDR2_RAS_N上的时序错误（Xilinx答复35247） MIG v3.4 Virtex-6 DDR2 / DDR3 – 固定引脚工具不允许选择VREF站点（ Xilinx答复35252） MIG v3.0-3.4 Virtex-6 DDR3 – REFCLK频率（IODELAYCTRL参考时钟）必须为300 MHz，用于480-533 MHz之间运行的接口（Xilinx答复36503） MIG v3.4 Virtex-6 DDR3 – 看不到phy_init_done在仿真中很高
PCI Express
（Xilinx答复33834）用于PCI Express的Virtex-6 FPGA 集成块封装器v1.5 – 使用组件名称“core”导致使用VHDL流程实现实现失败（Xilinx答复34009） Virtex-6 FPGA ML605 板卡 – PCI Express链路无法训练; PCI Express的实现必须使用用于PCI Express的v1.3集成块封装器（Xilinx答复34115）用于PCI Express的Virtex-6 FPGA集成块封装器v1.5 – 警告：Xst：2016 – 在搜索源时找到一个循环
三态以太网MAC v1.4
（Xilinx答复33195） Virtex-6 FPGA嵌入式三态以太网MAC包装器 – 调整IDELAY以满足GMII和RGMII设置和保持要求
修订记录
09/24/2012 – 次要更新;内容无变化（Xilinx答复34219）（Xilinx答复35055 ）和时序仿真（Xilinx答复35514）
没有回复内容